在首次设想将可编程性嵌入ASIC设备的概念几十年后，许多行业趋势已经融合，最终使其在经济上可行。在供应方面，最根本的趋势是掩模成本随着每一代半导体工艺技术的发展而急剧上升，而晶体管（以及栅极）的成本则继续下降。在需求方面，物联网市场的出现及其相关的碎片化应用空间以及低成本和低功耗要求，催生了对具有低单位成本和低功耗的高度灵活的设备的需求。这种需求已通过使用嵌入式开发处理器得到部分满足，但其功耗与性能的权衡使其成为物联网边缘应用的不太理想的解决方案。让我们更详细地看一下这些趋势中的每一个。
几十年前，FPGA 门形式的可编程性对于 SoC 应用来说非常昂贵。 可靠的行业估计是，早期可编程门的成本是同等水平的“硬连线”ASIC 门的 50 倍。 同时，ASIC掩模成本比现在低了几个数量级（几万美元而不是几千万美元），使得掩模旋转的成本并不太可怕。 再加上早期可编程技术通常具有独特（因此昂贵）的处理要求，并且总成本/收益分析总是显示向 ASIC 添加可编程逻辑的显着劣势。
过去十年左右的消费半导体市场主要由高度标准化的移动设备（如平板电脑和智能手机）驱动。这些设备通常共享具有通用架构的通用平台，因此不需要为其提供服务的 SoC 具有高度的灵活性。物联网作为消费电子产品的下一波增长浪潮的出现，伴随着对更高设备灵活性的需求，因为这些应用更加分散且难以预测，他们还要求嵌入式开发设备具有较低的单位成本和功耗水平。没有人愿意花太多的钱，也没有人愿意为肯定会占据我们共同未来的物联网设备群不断更换电池。
可以说，SOC的“灵活性”问题在很大程度上已经通过嵌入式处理器解决了。这种方法确实创造了极其灵活的设备，具有软件可编程的高度理想属性。然而，不幸的是，如果可能的话，处理器的功耗可能是基于硬件的解决方案的五到十倍。对于大多数物联网应用来说，高功耗是一个大问题，尤其是那些处于网络边缘的应用。
逻辑解决方案是嵌入式FPGA（eFPGA）技术。可编程逻辑晶体管和门的成本已经下降到可以将它们添加到SoC中而不需要显著增加芯片尺寸的程度。事实上，pad限制设备可以有效地免费获得它们。具有硬件可编程性使嵌入式开发人员能够满足广泛的物联网应用需求，而无需为每个应用程序创建单独的设备。它还允许设计解决以前需要处理器（或更大的处理器）的问题，同时降低功耗，甚至可能提高性能。新兴和/或快速发展的市场需求可以很容易地得到满足，因此无需预测设备的功能需求，而设备只能每隔几年进行一次经济迭代。