数字IC/数字电路/FPGA设计_从入门到精通_现场版

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2021-01期 小班

上课时间:01月12日 至 06月30日 剩余23

¥5362.22

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课程概述

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往期学员作业()

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老师介绍

  • 杨宇翔

    杨宇翔

    15年IC设计从业经验;主要从事视频处理相关IP的设计实现(H.264/H.265等编解码器设计);神经网络CNN加速器设计;从工程实践讲解数字前端设计;实践与原理并重;
简  介 源自台湾大厂数字IC工程师培训课,资深工程师带你飞。
Our goal: help you making good designs, not just find a job ...
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培训目标:

通过数字IC前端/FPGA设计所需专业知识的系统讲解、分析,培养学员的数字IC前端/FPGA设计能力(设计需求分析,HW架构设计,数字IP的功能设计与验证,系统整合与debug),遇到问题的分析思维,解决问题优化系统的能力。
源自台湾大厂数字IC工程师培训课,让学员完成从初出茅庐到高级工程师的蜕变。

授课理念:
Verilog只是语言,表达的是“思想”(硬件俗称Architecture)。
就像你懂汉语,但是你能写出李白/杜莆那种激情豪迈的诗吗,能写出朱自清的《背影》吗,或是能做个文章在报刊杂志发表吗?
IC设计也是一样。
但是语言能教,思想很难教授。但是可以带你领略,带你欣赏。下面的课,就是以此为目标:带你领略数字IC前端设计的风景。

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培训内容
 
第一部分:数字电路原理
CMOS  晶体管原理:
内容:PMOS/NMOS开关模型;Cell的delay/transition;Cell library的PVT corner。
目的:明白cell为什么会有delay,由那些因素决定;STA/post sim为什么要跑多个corner;开始培训Think in Hardware。

基本电路单元原理:
内容:底层NAND/OR 等cell 功能与PMOS/NMOS连接关系;DFF的setup/hold time深入理解分析(can setup time be negative value? can hold time be negative value? can setup time + hold time be negative value?)。
目的:理解基本组合逻辑单元的工作原理和power消耗的来源;深入理解什么是setup/hold,为后续DC/STA/Timing constraint做准备。

常用组合逻辑电路结构:
内容:MUX;加/减法器(ripple adder/carry select adder/carry look ahead adder/BK tree adder);乘法器(Booth encoding, CSA tree);除法器。
目的:开始预估RTL coding后的实际电路结构,对电路DC综合后的delay有多少能较准确的预估;开始理解performance、area、power直接的trade off。
 
SRAM  结构与控制:
内容:SRAM IO与读写控制;SRAM read delay与DFF Ck->Q delay的差异。
目的:熟悉SRAM的读写操作;理解为啥SRAM dout建议先加DFF在接入组合逻辑。
 
第二部分:可综合Verilog数字电路设计基础
内容:数字前端设计流程与工具介绍;可综合Verilog语法;Verilog组合逻辑设计(MUX;译码器;加/减法器;乘法器;除法器);时序逻辑设计;generate使用;参数化IP设计介绍;基于Verilog的TestPattern编写。
目的:进一步培训Think in Hardware,明白verilog code与HW底层结构的对应关系。
 
第三部分:数字电路仿真工具介绍
内容:Modelsim仿真工具使用介绍;VCS仿真工具使用介绍;Debussy/Verdi调试工具介绍;nLint/Leda代码检查工具介绍。
目的:熟悉RTL仿真、调试EDA工具的使用。
 
第四部分:跨时钟域电路设计
内容:跨时钟域电路原理;基本同步电路结构;异步FIFO设计与分析。
目的:掌握跨时钟域时的电路现象与处理方式。
 
第五部分:IP设计范例
内容:Cycle级pipeline设计实例:BIN2BCD设计,SAD_Cal设计。
目的:根据实际题目,做设计架构,RTL编码与仿真。
 
第六部分:数字IC前端设计展望与致谢
内容:HLS介绍;Chisel语言介绍;致谢。
目的:了解未来数字IC前端设计的发展方向。

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基础知识:

1:电路分析,数字电路基础;
2:微机原理,汇编语言;
3:C/C++语言;
4:Verilog语言(比如Michael, D.Cilette的《Verilog HDL高级数字设计》,夏宇闻老师的《Verilog数字系统设计教程》)


参考书籍:
《CMOS VLSI Design A Circuits and Systems Perspect》 —— 数字IC/FPGA设计入门的圣经

建议学习进度:
建议每周学习一课。在设计实例课,可以根据自己情况,适当延长。

建议后续课程:
自学:看知乎的 “常识”页面,进QQ群,可以查阅;
点拨:On-Chip-Bus精讲:https://ke.qq.com/course/2900266%3Ftuin%3D64ce5e2a;
           FPGA设计入门:https://ke.qq.com/course/3067626%3Ftuin%3D64ce5e2a;
模仿:数字IP设计实例_A:https://ke.qq.com/course/3132227%3Ftuin%3D64ce5e2a;
          数字IP设计实例_B  : https://ke.qq.com/course/3200590?tuin=64ce5e2a ;
实战:RTL_FPGA设计实战:https://ke.qq.com/course/3065805%3Ftuin%3D64ce5e2a;
支持:QQ群:877205676(免费加入);

VNC server账号:
购买课程后,
请发邮件(课程名字,订单号,QQ号(or 微信号))到:sky@siliconthink.cn 索取VNC server的账号密码。
每次购课,server登陆时间有限制。该课在4个月后截至,请自己掌握申请账号的时间与学习进度。

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讲师简介:

sky:2006年成都电子科技大学毕业;数字电路前端设计从业14年;前Verisilicon Senior Staff Engineer;主要做视频IP设计(H.264/H.265编解码器设计,JPEG编解码器设计),神经网络CNN加速器IP设计。参与7颗ASIC/SOC芯片的开发(量产3颗)。目前3篇国家发明专利实审中。


* 课程提供者:sky