网络上系统介绍FPGA时序约束的课程很少，尤其是能从一个初学者的角度来讲授时序约束的课程是没有的。该课程用六小时到八小时的时间，从FPGA时序约束的基本概念起步，一节节的用具体的案例给大家讲解，在课程的最后还会给大家以一个异步FIFO的例子，囊括课程中学到的所有内容，该例子可以分享给同学们。经过该课程，可以让大家从零基础直接进阶到一个相对熟悉的FPGA开发人员。好的时序约束才会让你的工程每次编译之后上板的结果都是一样的，好的时序约束才能让你复杂的工程编译生成Bit文件的时间从四个小时减少为半个小时。